正在阅读：iPhone4S全新处理架构!详解苹果A5处理器iPhone4S全新处理架构!详解苹果A5处理器

苹果A5处理器续航及其它优化

Cortex-A9 MPCore技术

　　Cortex-A9 MPCore多核处理器是一种设计定制型处理器，以集成缓存一致的方式支持1到4个CPU内核。可单独配置各处理器，设定其缓存大小以及是否支持FPU、 MPE或PTM接口等。

更长的续航时间

　　利用ARM MPCore技术的设计灵活性和先进的功耗管理技术，Cortex-A9 MPCore的针对性应用能够在有限的功耗下维持移动设备的正常运转，从而为移动设备带来优于现有解决方案的峰值性能。

加速器链接埠

　　这个与AMBA 3 AXI兼容的Slave接口位于SCU之上，为多种系统Master接口提供了一个互联接口；出于总体系统性能、功耗或软件简化等方面的考虑，最好直接将 这些Master接口与Cor tex-A9 MPCore处理器相连。这是个标准的AMBA 3 AXI Slave接口，支持所有标准读写事务，对所接部件无任何附加一致性要求。

加速器链接埠

　　然而，指向某个一致内存区的读取事务要与SCU发生作用，以检测所需信息是否已经存储在处理器的一级缓存之中。若检 测出确已存储，相应信息将被直接返回给发出请求的组件。如果一级缓存中不存在该信息，在最终传给主内存之前也可能检测二级缓存。对于指向一致内存区的写入 事务，SCU会在把写入事务传送至内存系统之前强制确保一致性。也可选择性地将事务分配给二级缓存，以避免直接写入片外内存所带来的功耗及性能影响。

通用中断控制器(GIC)

　　该GIC采用了最近标准化和架构的中断控制器，为处理器间通信及系统中断的路由选择及优先级的确定提供了一种丰富而灵活的解决办法。最多支持224个独立中 断，通过软件控制，可在整个CPU中对每个中断进行分配、确定其硬件优先级并在操作系统与信任区软件管理层之间进行路由。这种路由灵活性加上对中断虚拟进 入操作系统的支持，是进一步提升基于半虚拟化管理器解决方案功能的关键因素之一。

先进的总线接口单元

　　Cortex-A9 MPCore处理器增强了处理器与系统互联之间的接口性能，其先进特色功能最大限度地提高了系统性能，为各种系统集成芯片设计理念创造了更大的灵活性。

　　这种处理器支持单个或两个64-b i t AMBA 3 AXI Master接口的设计配置，可以按CPU的速度全负荷地将事务传送至系统互联之中，最高速度可达12G B/s以上。另外，第二接口也可定义某种事务过滤，只处理全局地址空间的一部分；也就是说，可在处理器内部直接对地址空间进行切分，进一步加强了系统设计 的灵活性。

　　而且每个接口还支持不同的CPU-总线频率比(包括同步半时钟比)，不但提高了设计灵活性，而且为需要考虑DVFS或高速集成内存的设计增加了系统带宽。同时为完整的A RM智能能量管理 (IEM)功能提供了良好的支持。

特定应用的计算引擎加速

　　处理器不但拥有优化的标准架构特色，而且还可增加以下任一设计功能：

　　先进二级缓存控制器：ARM二级缓存控制器(PrimeCell PL310)与Cortex-A9系列处理器同步设计，旨在提供一种能匹配Cortex-A9处理器性能和吞吐能力的优化二级缓存控制器。PL310最多可为每个接口提供8项AXI事务支持，支持按Master接口进行锁定；这样一来，即通过将PL310用作加速器与处理器之间的缓冲器，充分利用一致性加速口，实现多个CPU或组件之间的可控共享，既提升了系统性能，也降低了相关功耗水平。

　　另外，PL310不但具有Cortex-A9先进总线接口单元的各项功能，支持同步1/2时钟比，有助于减少高速处理器设计中的延时现象，而且能够对第二MasterAXI 接口设置地址过滤，分割地址和频率域、以及集成片上内存的快速存取提供了支持。PL310最高可支持2MB的四至十六路组相联二级缓存，可与奇偶校验及支持E C C的R A M集成，而且运行速率能够与处理器保持一致。而先进的锁定技术也提供了必要的机制，从而将缓存用作相关性加速器和处理器之间的传输RAM。

　　Cortex-A9 程序跟踪宏单元(PTM)：Cortex-A9 PTM为两款Cortex-A9处理器提供了兼容ARM CoreSight技术的程序流跟踪功能，能够对处理器中的实际指令流实现完全可视化的管理。Cortex-A9 PTM通过周期计数实施性能分析，可对所有代码分支和程序流变动进行跟踪管理。